CIRCUITOS LÓGICOS SECUENCIALES CAPITULO V CIRCUITOS LÓGICOS SECUENCIALES

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ACTIVIDAD DE APRENDIZAJE SOBRE CIRCUITOS ELECTRICOS EXPERIENCIA “ CONSTRUCCION
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APUNTES ELECTRÓNICA 4º ESO LA ELECTRÓNICA ESTUDIA LOS CIRCUITOS

CIRCUITOS

CIRCUITOS


LÓGICOS


SECUENCIALES

CAPITULO V


CIRCUITOS LÓGICOS SECUENCIALES


Los circuitos secuenciales usan elementos de memoria (celdas binarias), además de compuertas lógicas. Sus salidas son una función de las entradas y del estado de los elementos de la memoria, a su vez es una función de las entradas previas. Como consecuencia, las salidas de un circuito secuencial dependen no solamente de las entradas presentes, sino también de las entradas pasadas, y el comportamiento del circuito debe especificarse por una secuencia de tiempos de las entradas y estados internos.


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Fig. 5.1 Diagrama a bloques de un circuito secuencial.


BIESTABLES


Un biestable es un dispositivo que tiene dos estados estables (alto y bajo) y permanece indefinidamente en cualquiera de ellos, hasta que recibe una señal externa de disparo adecuada.


Los dos circuitos biestables básicos son el cerrojo o latch y el flip-flop. Los latches se denominan, también flip-flops asíncronos.


LATCHES


Un latch es un circuito que puede almacenar un bit de información, es decir un 0 ó un 1.


Los latch’s son asíncronos en el sentido de que no necesitan de una señal externa de reloj para operar.


Un latch esta en estado SET cuando la salida Q esta en nivel alto ( 1 ), y en estado RESET cuando Q esta en nivel bajo ( 0 ).


Para almacenar un 1 lógico, se debe aplicar un pulso de disparo a la entrada SET. Para almacenar un 0 lógico, se debe de aplicar un pulso de disparo a la entrada RESET. El pulso de disparo puede ser positivo o negativo.


Una vez que el latch ha sido programado en estado SET, permanecerá su salida Q en estado alto aunque nuevamente se le aplique otro pulso de disparo a la entrada SET, la única forma de cambiar el estado de la salida Q es aplicando un pulso de disparo a la entrada RESET o bien dejando sin alimentación al circuito. Lo mismo ocurre cuando la salida Q es puesta a cero aplicando un pulso a la entrada RESET, aunque se le aplique nuevamente otro pulso a esta misma entrada, la salida Q permanecerá en nivel bajo.



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Fig. 5.2 Latch con compuertas básicas.


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Fig. 5.3 Latch con compuertas NAND.


CIRCUITOS LÓGICOS SECUENCIALES CAPITULO V CIRCUITOS LÓGICOS SECUENCIALES T

Fig. 5.4 Latch con compuertas NOR.


FLIP-FLOPS


Un circuito flip-flop puede mantener un estado binario indefinidamente (siempre y cuando este alimentado el circuito) hasta que se cambie por una señal de entrada para cambiar estados. La principal diferencia entre varios tipos de flip-flops es el número de entradas que poseen y la manera en la cual las entradas afectan el estado binario.


Los flip-flops son dispositivos biestables sincronos, es decir, las salidas no cambian inmediatamente cuando se registra un cambio en sus entradas, sino un tiempo después, fijado por una señal de reloj.


La lógica sincrona de los flip-flops se emplea en todos los sistemas digitales avanzados (registros, contadores, memorias, etc.) y presenta varias ventajas notables. La primera es que da un orden al proceso, puesto que toda transferencia de información se realiza bajo el control de una señal de reloj.

De esta manera se evitan una serie de problemas tales como oscilaciones parásitas, condiciones de carrera, sensibilidad al ruido, estados ambiguos e indeseables, etc.


DISPARO DE LOS FLIP-FLOPS


El estado de un flip–flop se varía debido a un cambio momentáneo en la señal de entrada. Este cambio momentáneo se le llama disparo (trigger), y la transición que lo causa se dice que dispara el flip-flop.


Hay flip-flops que se disparan con el flanco positivo o de subida, o con el flanco negativo o de bajada.


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Fig. 5.5 Definición de la transición de un pulso de reloj.


Los diferentes tipos de flip-flops son:




FLIP – FLOP RS (Set – Reset)


El flip-flop se obtiene a partir de un latch biestable controlando cada entrada a través de una compuerta y disparando el sistema así formado mediante una señal de reloj.


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Fig. 5.6 Símbolo lógico del flip-flop RS.


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Fig. 5.7 Diagrama lógico del flip-flop RS.

S

R

CP

Q(t+1)



X

0

0

1

1

X

0

1

0

1

0

1

1

1

1

Q(t)

Q(t)

0

1

*



Tabla 5.1 Tabla lógica del flip-flop RS.


donde:

X = condición de no importa.

Q(t+1) = estado siguiente.

Q(t) = estado presente.

= estado indefinido.


Se observa en la tabla lógica del flip-flop RS que la principal desventaja del flip-flop RS síncrono, es que las salidas pueden cambiar como respuesta a las entradas durante todo el tiempo que dure la señal de reloj en estado alto ó 1 lógico. Por esta razón, se dice que el dispositivo es transparente, ya que mira hacia los datos de entrada cuando la señal de reloj esta en estado alto ó 1 lógico.



FLIP-FLOP M-S (Maestro/esclavo)


El flip-flop maestro/esclavo o M/S (master/slave) es una versión mejorada del flip-flop RS síncrono. Este tipo de flip-flop almacena la información durante los periodos de transición (flancos) de la señal de reloj y lo preservan durante los períodos estables.


Por tanto, los flip-flops maestro esclavo no son transparentes, ya que no operan con el nivel de la señal de reloj, sino con uno de sus flancos. La información lograda en una de las transiciones de la señal de reloj se mantiene hasta que ocurra, nuevamente, otra transición similar.


Un flip-flop maestro/esclavo se obtiene conectando dos flip-flops RS en cascada.



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Fig. 5.8 Flip-flop M/S.


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Fig. 5.9 Diagrama lógico del flip-flop M/S.







S

R

CP

Q(t+1)

0

0

1

1

0

1

0

1

Q(t)

0

1


Tabla 5.2 Tabla lógica del flip-flop M/S.


donde:

X = condición de no importa.

Q(t+1) = estado siguiente.

Q(t) = estado presente.

= estado indefinido.



FLIP-FLOP D (Data)


El flip-flop D se obtiene a partir de un flip-flop maestro/esclavo conectando un inversor entre las entradas S y R. El dato presente en la entrada D se transfiere a la salida Q cuando se activa la señal de reloj. Esta característica lo hace muy útil en memorias y registros de datos y de desplazamiento. En el flip-flop D no se presentan estados prohibidos.


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Fig. 5.10 Construcción de un flip-flop D.


Como resultado de la inclusión del inversor, las entradas R y S siempre tendrán estados opuestos.


El disparo de un flip-flop tipo D se puede producir por nivel (positivo o negativo) o por flancos (de subida o de bajada), dependiendo de su diseño.


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Fig. 5.11 Diagrama lógico del flip-flop D.

D

CP

Q(t+1)




0

1

0

1



Tabla 5.3 Tabla lógica del flip-flop D.






FLIP-FLOP T (Toggle)


El flip-flop T es un dispositivo biestable que permuta el estado de sus salidas cada vez que recibe un pulso de reloj. Se obtiene a partir de un flip-flop M/S básico conectando la entrada S a la salida Q’ y la entrada R a la salida Q. Este circuito, en particular, responde a los flancos de bajada de la señal de reloj.


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Fig. 5.12 Construcción de un flip-flop T.



La única entrada del circuito es la señal de reloj. La frecuencia de la señal de un flip-flop T es la mitad de la frecuencia de la señal de reloj. Esta característica lo hacen útil para implementar contadores y otros circuitos digitales donde se requiere la función de división de frecuencia.


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Fig. 5.13 Diagrama lógico del flip-flop T



Conectando varios flip-flops T en cascada se obtiene un divisor de frecuencia de varias etapas.

T

Q(t+1)




Q(t+1)

Q(t+1)



Tabla 5.4 Tabla lógica del flip-flop T.


FLIP-FLOP JK


El J-K es un flip-flop síncrono con dos líneas de entrada de datos (J y K), una entrada de reloj, dos entradas asíncronas (PRESET y CLEAR) y dos salidas complementarias (Q y Q’). Las entradas J y K se pueden manipular para producir cualquier condición de salida predecible. El J-K puede también operar como T o D y es el más popular de todos los dispositivos biestables.


Un flip-flop J-K se obtiene a partir de un flip-flop maestro/esclavo acoplando mediante las compuerta A y B, la salida Q’ a la entrada S y la salida Q a la entrada R. Las entradas libres de las compuertas de acoplamiento se convierten en las líneas de datos J y K del flip-flop.



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Fig. 5.14 Construcción de un flip-flop JK


El flip-flop puede operar de dos modos: síncrono y asíncrono. En el primer caso el estado de las salidas Q y Q’ depende de las entradas J y K y esta sincronizado con la señal aplicada a la entrada del reloj. En el segundo, el estado de las salidas Q y Q’ lo establecen las entradas PRESET y CLEAR.


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Fig. 5.15 Diagrama lógico del flip-flop JK.


Operación en modo asíncrono.


En este modo el estado de las salidas Q y Q’ lo determinan las entradas PRESET y CLEAR. La señal de reloj se encuentra inactiva.


Dependiendo de si las entradas PRESET y CLEAR son activas bajas o activas altas, es como se comportara el flip-flop.


La entrada PRESET activada pone la salida Q en estado alto y Q’ en estado bajo.


La entrada CLEAR activada pone la salida Q en estado bajo y Q’ en estado alto.













PR

CLR

Q

Q´



0

0

1

0

1

0

*

1

0

*

0

1




1

1

Qo


Qo




Tabla 5.5 Tabla del flip-flop JK con entradas PRESET y CLEAR activas bajas.


donde:

Qo, Qo’= estados pasados.

* = estado indefinido.









PR

CLR

Q

Q´



0

0

1

1

0

1

0

1

Qo

0

1

*

Qo

1

0

*



Tabla 5.6 Tabla del flip-flop JK con entradas PRESET y CLEAR activas altas.


donde:

Qo, Qo’= estados pasados.

* = estado indefinido.


La principal aplicación del modo asíncrono es inicializar las salidas de los flip-flops en un estado conocido, o bien para cargar registros y contadores con cantidades especificas antes de comenzar una nueva operación.


Operación en modo síncrono.


En este modo de operación el estado de las salidas Q y Q’ dependen de las entradas J y K y esta sincronizado con la señal de reloj. Las entradas PRESET y CLEAR están inactivas.


Las entradas síncronas J y K son normalmente activas altas y determinan el estado de salida resultante después de la aplicación de la señal de reloj. Específicamente, un alto en la entrada J, con la entrada K en bajo, lleva la salida Q al estado SET. Así mismo, un alto en la entrada K, con la entrada J en bajo, lleva la salida Q al estado RESET.


Cuando las entradas J y K están en estado bajo y se aplica la señal de reloj, no sucede nada, la salida Q y Q’ se mantiene en el estado en que se encuentra. Se dice entonces, que el flip-flop esta operando en el modo de retención o hold.


Cuando las entradas J y K están en estado alto y se aplica la señal de reloj, las salidas Q y Q’ cambian de estado. Es decir, el flip-flop pasa del estado SET al de RESET o viceversa. Se dice entonces, que el flip-flop esta operando en el modo basculante (toggle).

J

K

CP

Q

Q´



0

0

1

1

0

1

0

1

Qo

0

1

Qo´

Qo´

1

0

Qo



Tabla 5.7 Tabla del flip-flop JK disparado por flanco de bajada.

J

K

CP

Q

Q´



0

0

1

1

0

1

0

1

Qo

0

1

Qo´

Qo´

1

0

Qo



Tabla 5.8 Tabla del flip-flop JK disparado por flanco de subida.


donde:

Qo, Qo’ = estados pasados.

Qo’, Qo = Toggle (se invierte el estado anterior)


El flip-flop J-K se emplea ampliamente en registros de almacenamiento, registros de desplazamiento, contadores de pulsos, divisores de frecuencia y otras aplicaciones secuenciales.

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